Investigación
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SoC_Lagarto
Diseño de un SoC basado en procesador Lagarto I RISC-V.
Institución: Instituto Politécnico Nacional
Año: 2025
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Mind
Diseño de Memoria Cache de 2 niveles para CPUs RISC-V.
Institución: Instituto Politécnico Nacional
Año: 2025
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DreamCatcher
Controlador de Memoria DDR.
Institución: Instituto Politécnico Nacional
Año: 2025
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PLL
Estabilizador/generador de fases para señales de reloj dentro del chip.
Institución: Instituto Politécnico Nacional
Año: 2025